Astera Labs 丰富智能内存控制器产品线，新增 Leo X、Leo 2 E、Leo 2 P 系列

芯片高速互连解决方案提供商Astera Labs（纳斯达克代码：ALAB）于当地时间9月15日宣布扩充旗下Leo智能内存控制器产品线，新增三款产品覆盖直接连接fabric的GPU侧内存架构、CPU侧内存扩展与池化共享两大核心场景，适配AI加速器与通用云工作负载需求。

三款Leo新品集中亮相，差异化定位覆盖多元场景

本次新增的Leo X、Leo 2 E、Leo 2 P三个系列针对不同使用场景做了针对性设计：

• Leo 2 E、Leo 2 P系列符合CXL 3.2规范，均支持4个下游DDR4/DDR5内存控制器，其中Leo 2 E支持PCIe Gen6 1×16单端口配置，主打内存扩容场景；
• Leo 2 P在E系列基础上支持2×8双端口配置，额外实现附加内存的池化与共享能力；
• Leo X系列为基于网络架构的智能内存控制器，专为直接满足AI加速器侧的内存需求打造。

Leo X系列瞄准AI内存痛点，KV Cache卸载性能提升显著

Leo X系列可搭配Astera Labs自研的Scorpio网络交换芯片使用，通过PCIe及平台专用协议实现GPU的横向扩展，为AI工作负载提供专用内存层，支持卸载KV Cache与智能体上下文，解决AI加速器侧内存容量不足的痛点。
Astera Labs官方数据显示，Leo X系列为GPU访问KV Cache提供了更低延迟、更高带宽的通道，能够将首词元延迟缩短最多62%，词元吞吐量提升最多22%。
行业分析机构Moor Insights & Strategy副总裁兼首席分析师Matt Kimball指出，当前Agentic AI的采用速度已经超过行业的内存供给能力，叠加DDR5供给紧平衡、价格持续走高的背景，新品的推出恰好填补了KV Cache密集型AI工作负载的内存解决方案空白。

Leo 2 E/P系列合规CXL 3.2，支持内存扩展与池化共享

Leo 2系列同时兼容CXL 2.0与CXL 3.2规范，可向后适配存量CXL 2.0设备，同时在使用CXL 3.x主机时能够发挥更高带宽与更强能力，支持DDR4与DDR5两种内存规格。
其中Leo 2 E系列聚焦内存扩容需求，可为CPU侧设备提供大容量内存扩展空间；Leo 2 P系列则在扩容基础上增加了内存池化与共享能力，可实现多设备间的内存资源统一调度，适配通用云工作负载与数据中心的内存管理需求。