晶体管密度单代涨55%不靠新制程：华为“韬（τ）定律”说了什么

摩尔定律逼近物理极限，华为转身奔向“时间”

自1965年提出以来，摩尔定律一直驱动着半导体行业沿着“把晶体管做小”的几何缩微路线狂奔。然而，当制程进入5nm、3nm乃至2nm阶段后，微缩的边际收益急剧递减，而AI、大模型、自动驾驶对算力的需求却呈指数级攀升。在这个剪刀叉日益扩大的关口，华为公司董事、半导体业务部总裁何庭波在2026年国际电路与系统研讨会（ISCAS 2026）上给出了一个颠覆性的答案：别再死盯着“尺寸”，开始盯着“时间”。这就是“韬（τ）定律”诞生的根本逻辑——不是摩尔定律失效了，而是它赖以运行的物理路径走到了尽头。

把电路从“一层楼”叠成“多层楼”，信号跑得更快

“韬定律”的核心转变在于用“时间缩微”替代“几何缩微”。在半导体的世界里，芯片性能最终由时间常数τ决定——即信号在芯片内从一个节点传输到另一个节点所需的时间。传统电路布局是二维平面，信号在走线上耗费了大量延迟。华为提出的“逻辑折叠”（Logic Folding）技术，将原本需要长距离横向走线的关键路径“折”起来，从单层扩展为多层堆叠，大幅缩短了信号传播的物理距离。这一技术并非孤立发力，而是构建了一个贯穿器件、电路、芯片、系统的四层级协同优化体系。四个层级像齿轮一样咬合，不再是在窄路上堆跑车，而是把整条路拓宽，让信号跑得更快、算得更聪明。

麒麟2026初试牛刀，晶体管密度飙涨55%

理论的底气来自量产实绩。何庭波在演讲中透露，过去六年华为基于这条新路径已成功设计并量产381款芯片，覆盖通信、计算、终端、车载等领域。而最引人注目的成果，是将在2026年秋季发布的麒麟2026手机芯片——首款采用逻辑折叠方法论设计的新一代麒麟芯片。据现场PPT数据，相比传统2D设计芯片，其晶体管密度提升53.5%（约55%），达到238 MTr/mm²，P核能效提升41%，峰值频率首超3GHz。这正是“韬定律”从理论到落地的关键一步，证明不依赖极致制程，仅通过降低系统中的时间成本，就能实现单代集成度的飞跃。

瞄准1.4纳米等效密度，华为邀全球伙伴同行

华为并未止步于眼前。何庭波透露了更长远的目标：到2031年，基于“韬定律”的高端芯片，晶体管密度将达到传统1.4纳米制程的同等水平。这意味着华为将通过系统级的时间优化，在完全不依赖EUV等尖端光刻设备的前提下，实现与最先进制程同等的集成密度和计算能力。她强调：“我们新芯片的性能完全可以持续对标另外一条路径。”在演讲结尾，何庭波特意呼吁开放合作：“未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。”从先进封装到Chiplet异构集成，华为正将“时间缩微”理念融入全球半导体产业的新共识——芯片性能的提升，不能再只依赖“把晶体管做小”。